156.25MHz差分晶振：FPGA SerDes參考時(shí)鐘選型要點(diǎn)
一、FPGA SerDes的參考時(shí)鐘，為什么156.25MHz是主流？
FPGA加速卡、網(wǎng)絡(luò)卡、運(yùn)動(dòng)控制卡上的SerDes高速收發(fā)器要支撐10G以太網(wǎng)與高速背板通信，參考時(shí)鐘幾乎都選156.25MHz這個(gè)標(biāo)準(zhǔn)頻點(diǎn)——它與10G鏈路速率嚴(yán)格對(duì)應(yīng)，常是整塊板卡時(shí)鐘樹的起點(diǎn)。
SerDes內(nèi)部的PLL以156.25MHz為基準(zhǔn)，倍頻到串行數(shù)據(jù)所需的比特時(shí)鐘。頻點(diǎn)一旦偏離，鏈路訓(xùn)練階段就會(huì)握手失敗；頻點(diǎn)對(duì)準(zhǔn)了但抖動(dòng)超標(biāo)，接收端的眼圖張開度會(huì)被壓縮，誤碼率上升，10G鏈路跑不穩(wěn)甚至降速。這類問(wèn)題在現(xiàn)場(chǎng)排查時(shí)最棘手——協(xié)議棧狀態(tài)正常，但物理層的時(shí)鐘已經(jīng)失鎖。
二、156.25MHz差分晶振選型，主要看什么？
選156.25MHz差分晶振，工程上通常從三個(gè)維度判斷：
- 頻點(diǎn)精度：156.25MHz是10G以太網(wǎng)PHY的標(biāo)準(zhǔn)參考頻點(diǎn)，需確保晶振標(biāo)稱頻率與此嚴(yán)格一致；
- 抖動(dòng)性能：RMS抖動(dòng)直接影響SerDes眼圖張開度。行業(yè)經(jīng)驗(yàn)表明，抖動(dòng)壓到0.5ps以下，才能為鏈路裕量留出足夠空間；
- 輸出電平：需匹配FPGA SerDes引腳的IO電平標(biāo)準(zhǔn)——LVPECL、LVDS、HCSL是三種主流選擇，選型時(shí)需確認(rèn)PHY端支持的差分信號(hào)類型。
三、DXO差分晶振在SerDes場(chǎng)景中的定位
SCTF星通時(shí)頻DXO差分振蕩器（Z系列）覆蓋156.25MHz頻點(diǎn)，RMS抖動(dòng)≤0.5ps，支持LVPECL/LVDS/HCSL三種差分輸出模式，可直接對(duì)接FPGA SerDes引腳的差分輸入。
差分輸出的核心價(jià)值在于抗共模干擾。在電機(jī)驅(qū)動(dòng)、電源地彈等強(qiáng)噪聲環(huán)境中，差分信號(hào)通過(guò)"做差取值"的方式抵消共模噪聲，避免時(shí)鐘沿被污染，從而守住眼圖余量。具體參數(shù)見下方選型對(duì)照表。
四、SCTF差分晶振Z系列選型參數(shù)
| 參數(shù) | DXO差分晶振（Z系列） |
|---|---|
| 系列 | 3Z/5Z/7Z |
| 頻率范圍 | 90~200MHz |
| 抖動(dòng)指標(biāo) | ≤0.5ps max. |
| 輸出模式 | LVPECL / LVDS / HCSL |
| 封裝 | SMD3225 / SMD5032 / SMD7050 |
| 工作溫度 | -40~+85℃ |
| 典型應(yīng)用 | 10G以太網(wǎng)PHY（156.25MHz）、SerDes參考時(shí)鐘 |
五、小結(jié)
- FPGA SerDes參考時(shí)鐘選156.25MHz，源于10G以太網(wǎng)PHY的標(biāo)準(zhǔn)頻點(diǎn)要求；
- 頻點(diǎn)對(duì)準(zhǔn)只是基礎(chǔ)，RMS抖動(dòng)控制才是決定眼圖余量的關(guān)鍵；
- DXO差分晶振（Z系列）抖動(dòng)≤0.5ps max.，覆蓋156.25MHz頻點(diǎn)，支持三種差分輸出，為SerDes鏈路提供低抖動(dòng)參考時(shí)鐘。
